DDR內存已成為系統DRAM的主要技術，而DDR系統的驗證則是新的數字系統設計最具挑戰性且費時的工作之一。邏輯分析儀是協助工程師驗證這些系統的重要工具，但在成本與空間的限制下，邏輯分析儀探測技術變成了一個值得深思的問題。
理想上，DDR的可測試性應成為最終設計的一部份，以利于在測試臺進行系統的驗證，因為在整個產品生命周期中的工程設計與委外代工都會增加成本。然而礙于邏輯分析儀探測點的電氣負載與空間需求，這種作法直到今天仍不可行。新的免接頭式邏輯分析儀探測技術使DDR可測試性得以結合到產品的最初與最終階段，對成本、電路板空間或信號完整性的影響十分有限。
免接頭式探測技術
最近，一些邏輯分析儀廠商推出了一種新的"免接頭式"（Connector-Less）測試探棒，它們采用壓縮互連（compression
interconnect）技術，省去了在目標上使用接頭的不便。取代接頭的是置于代測試電路板上的小著陸焊墊（landing
pads），測試探棒的電氣互連會被壓縮到這些焊墊上，以構成電氣接點。拿掉占面積的接頭，意謂著結合邏輯分析儀可測試性只需要用到最小的空間。此外，不使用接頭也能減少測試探棒的總負載。較低的測試探棒電氣負載（<
0.7 pF），表示當連接測試探棒時，信號不會受到電氣的干擾。而且，由于代測電路板上面并未留有接頭，所以在未連接測試探棒時，只剩下著陸焊墊，而這些焊墊的負載非常的�。▇80fF）�，F在，將邏輯分析儀的測試點放入最終的生產設計中已是實際可行的作法。
DDR系統
DDR內存最常見的一種實作方式，就是使用插座式的DIMM或SO-DIMM。工程師將多個184接腳的DIMM并排放置，并且共享內存總線來提高儲存容量。這種實作方式具備了彈性擴充的好處，因而廣泛應用于計算機系統中。此種實作方式看似簡單，實際上系統工程師必須解決許多問題與限制。
第一個問題是空間。電路板的空間是有限的，因此內存系統的實作應盡可能占用較小的空間。
第二個重要的限制是成本。成本的主要影響在于必須減少代測電路板上的層數。許多DDR系統都是在4層PCB板上實作，而它們只有2個信號層。雖然DDR插座是針對這類路由來做腳位安排，但要容納DDR系統也需要的各種電路其實是一大挑戰。
信號完整性是工程師必須面對的另一個問題。少量的信號與高資料速率，使DDR系統的實作變得非常困難。再加上只有2個路由層及系統必須盡可能縮小的額外限制，造成設計超出邊限的情況將會持續出現。
最后但很重要的一個問題就是可測試性。工程師在面對以上所有的限制之后，系統中通常已經沒有太大的空間可以結合可測試性了，然而可測試性卻是產品驗證與快速上市的關鍵。更糟的是，在產品生命周期中經常會變更設計或進行昂貴的工程。當產品在生產過程中有所變更時，必須有一個快速而可靠的方法來驗證這些變更是否改變了設計的原始功能�；陔姎庳撦d與空間/路由的需求，直到今天仍無法在生產設計中加入可測試性�，F在，免接頭式邏輯分析儀探測技術讓一切都改觀了。
使用免接頭式探測技術來執行DDR驗證
免接頭式邏輯分析儀測試探棒非常適合用于DDR系統的除錯，主要的理由包括占位面積小、連接時的負載低、不連接時的負載幾乎微不足道、以及flow-through
routing（布線穿透）能力。為說明這類探測技術的能力與多元性，當配備如安捷倫科技的Soft
Touch等免接頭式測試探棒時，可以考慮以下的內存系統。
下圖是一個使用4插座、184接腳DIMM的DDR系統之布局范例。這個系統利用位于終端之間的免接頭式測試探棒（mid-bus探測）來作2個阻抗匹配。這個圖顯示了所有2x信號（資料和stbs）的上方路由，而1x信號（地址和控制）則是在電路板底部以類似的方式傳送。每根Soft
Touch測試探棒所占的面積包含了34個頻道的可測試性。要測試DDR系統中的2x資料，需要3個占位面積。PCB底部包含2個Soft
Touch占位面積，可測試所有的1x DDR信號。為了解免接頭式測試探棒的能力，必須探討對系統所造成的額外影響。
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圖1. DDR系統的Soft Touch探測技術之布局范例（只顯示上方的2x數據）
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空間的影響
增加免接頭式測試探棒的占位面積，會使內存系統所需的空間在X軸多出0.39英吋。換句話說，負載終端電阻的位置必須離最后一個DIMM插座0.39英吋。如果量測內存系統從最左邊驅動器IC所產生的電路板trace到負載終端電阻最右邊的相對大小，可以發現使用免接頭測試探棒所增加的空間小于10%。
免接頭式測試探棒另一個值得贊賞的優點，就是flow-through
routing能力。邏輯分析儀測試探棒的占位面積與腳位安排，使信號能夠橫跨各個測試點而不必改變層。也就是說在DDR系統中，不需要使用額外的層來結合邏輯分析儀可測試性。這對于在4層電路板上實作的系統非常重要。
電氣的影響在上面的范例中，額外的可測試性降低了系統的信號完整性。在權衡可測試性與縮小邊限兩者的重要性時，這個問題轉變成"邊限縮小的程度有多大？"，對這類微導片電路板trace而言，其相當于~3pF/inch的電容。為檢視邏輯分析儀測試探棒所導致的額外負載，請考慮連接測試探棒與未連接測試探棒兩種情況。W典型的4層DDR系統在PCB的外層使用0.005英吋的電路板trace寬度。這些層均設計成50
CASE 1:當連接測試探棒時
可測試性所造成的額外電路板trace = 0.390"
電路板trace的寄生電容 = (0.390") * (3pF/inch) = 1.17pF
額外的測試探棒電容 = 0.7pF (附注：含焊墊)
可測試性所造成的額外總電容 = 1.17pF + 0.7pF = 1.87pF
CASE 2:當未連接測試探棒時
可測試性所造成的額外電路板trace = 0.390"
電路板trace的寄生電容 = (0.390") * (3pF/inch) = 1.17pF
額外的測試探棒焊墊電容 = 80 fF
可測試性所造成的額外總電容 = 1.17pF + 0.08pF = 1.25pF
為了解這個電容是否重要，必須執行第一級的系統分析。
驅動器所感測到的DDR系統電容
原始系統的電路板trace總長度 = 2.767" (附注：使用最長的2x電路板trace)
電路板trace的寄生電容 = (2.767") * (3pF/inch) = 8.3pF
DIMM的集總電容 = 5pF (附注：DDR333、DQ、DQS、DM)
總線上的DIMM數量 = 4
DIMM所造成的電容 = (4) * (5pF) = 20pF
DDR系統的總電容 = 8.3pF + 20pF = 28.3pF
第一級分析顯示當連接測試探棒時，只會在驅動器所感測到的電容中增加6%，更重要的是，當未連接測試探棒時，PCB上的測試點和電路板trace只會增加4%。這表示在最終的生產設計中加入免接頭式測試探棒的占位面積，對系統的信號完整性并不會造成太大的影響。在產品中結合可測試性的優點極具價值，縮小4%的邊限絕對值得。
成本的影響
因為測試點不需使用接頭，所以不會增加產品最終零件的成本，亦即這個內建的DDR可測試性對于所有密集的應用來說是免費的。
結語
當設計周期時間快速的產品時，總要面對在可測試性與時程和邊限之間取舍的難題。要擁有可靠的可測試性，除了PCB的空間與系統邊限外，還需要事前的考慮與規劃，所幸可靠的可測試性終究能夠縮短產品的上市時程。DDR系統是進行這些工程取舍的最佳范例。要證明在設計中結合固定的邏輯分析測試點是合理的，其實非常困難，這當中涉及了電路板空間、路由層與接頭成本等因素。隨著免接頭式邏輯分析儀測試探棒的問世，這項證明工作變得容易多了�，F在，DDR系統已經可在最終設計中進行完整的測試，其對系統的大小、信號完整性與成本并沒有太大的影響。 |
